Для технологии упаковки чипов HPC TSMC предложила новую современную бумагу для 3D-упаковки SoIC (SystemonIntegratedChips) в рамках VLSI Technology and Circuits Symposium (2019SymposiaonVLSITechnologies & Circuits) в июне 2019 года; через плотность ударов, улучшить общую скорость работы между процессором CPU / GPU и памятью.
В целом ожидается, что он продолжит расширяться за счет технологии упаковки SoIC и в качестве нового решения для усовершенствованной упаковки TSMC в бэк-энде InFO (Integrated Fan-Out) и CoWoS (Chipon Waferon Substrate).
3D-упаковка успешно повышает производительность HPC с помощью методов вертикальной укладки и миниатюрных объемов.
В связи с прорывом в технологии разработки полупроводников и сокращением размеров компонентов при разработке упаковки для чипов HPC необходимо учитывать объем, необходимый для упаковки, и повышение производительности чипа. Таким образом, будущая тенденция развития технологии упаковки чипов HPC в дополнение к существующему типу разветвления. В дополнение к пакету на уровне пластин (FOWLP) и пакету 2.5D целью будет разработка более сложной технологии 3D-упаковки.
Так называемая технология 3D-упаковки предназначена главным образом для повышения скорости вычислений и возможностей микросхемы HPC AI, которая пытается интегрировать высокоскоростную память HBM и процессоры CPU / GPU / FPGA / NPU с технологией высокопроизводительного TSV (Siral Perforation). В то же время, эти два устройства объединены вертикально друг с другом, чтобы уменьшить траекторию передачи друг друга, ускорить обработку и скорость работы, а также повысить эффективность работы всего чипа HPC.
TSMC и Intel активно внедряют 3D-упаковку, что приведет к тому, что завод по упаковке и тестированию OEM-производителей продолжит
В соответствии с современной технологией 3D-упаковки, поскольку процессор и память в чипе HPC должны располагаться вертикально друг над другом, стоимость разработки намного выше, чем у двух других технологий пакета (FOWLP, пакет 2.5D), и сложность процесса более сложна , Выход готовой продукции низкий.
В настоящее время были объявлены последние достижения технологии упаковки 3D. На данном этапе, помимо лидера по производству OEM-полупроводников, TSMC является наиболее активным. Он объявил, что в 2020 году ожидается внедрение технологий 3D-упаковки, таких как SoIC и WoW (WaferonWafer), а также IDM OEM Intel. Он также предлагает концепцию трехмерной упаковки Foveros, которая выйдет на рынок упаковки последующих процессоров и чипов HPC во второй половине 2019 года.
Поскольку производители литейного производства полупроводников и заводы IDM продолжают инвестировать в научно-исследовательские ресурсы для технологии 3D-упаковки, они также станут лидерами новой технологии 3D-упаковки и тестирования. Считается, что фабрики OEM-производителей упаковки и тестирования (такие как ASE, Amkor и т. Д.) Также активизируют свои усилия. Тенденция развития этой волны 3D-технологии упаковки.